产业观察 | 深入剖析《集成芯片与芯粒技术白皮书》

前言

集成芯片与芯粒技术，作为持续推动摩尔定律发展、实现集成电路性能显著提升的关键路径，已日益显现出其重要性和潜力。2023年10月，集成芯片前沿技术科学基础专家组联合中国计算机学会集成电路与容错计算专业委员会，正式发布了《集成芯片与芯粒技术白皮书》。白皮书全面概述了集成芯片与芯粒技术，并揭示了其在集成电路领域的重要性和潜力。通过分析这些技术的原理、发展历程和应用领域，展示了该领域前沿动态和未来的发展方向。

本文旨在全面而系统地阐述该白皮书的核心要点，讨论集成芯片与芯粒技术的历史演进路径及未来可能的发展趋势。
 

集成芯片与芯粒技术的定义

传统集成电路是通过将大量晶体管集成制造在一个硅衬底的二维平面上形成的芯片。集成芯片是指先将晶体管集成制造为特定功能的芯粒(chiplet)，再按照应用需求将芯粒通过半导体技术集成制造为芯片。其中，芯粒(Chiplet)是指预先制造好、具有特定功能、可组合集成的晶片(Die)，也有称为“小芯片”，其功能可包括通用处理器、存储器、图形处理器、加密引擎、网络接口等 。

集成芯粒技术，作为一种先进的半导体技术，其核心在于将多个具备特定功能的芯粒进行整合，从而创造出一种集高性能与多功能性于一身的新型芯片集成方案。相较于传统的集成电路技术，该技术成功地突破了单芯片制造在面积上的限制，进而实现了更高的集成密度与计算能力。

集成芯粒技术充分利用了芯粒的复用性与组合性，使得该技术能够迅速响应并适应多样化的应用需求。同时，通过引入敏捷制造的理念，该技术有效地解决了芯片个性化与通用性之间
此外，白皮书进一步指出：

“集成芯片采用系统工程学的原理，是集成电路性能提升的第三条路径, 将引导集成电路设计的新范式。”

集成芯片设计对比传统的集成电路单芯片设计，有如下优势：

•更大的芯片尺寸，突破目前的制造面积局限，推动芯片集成度和算力持续提升;

•突破传统封装的互连带宽、封装瓶颈;

•芯粒级的IP 复用/芯粒预制组合，实现芯片的敏捷设计;

•更好地控制制造过程，减少制造缺陷率和成本;

•实现更多种类的新型芯片。

集成芯片的架构与电路设计

集成芯片领域迎来了一种革命性的设计新途径，即自上而下的“分解-整合-集成”模式。在此模式下，无论是分解还是整合芯粒，都伴随着复杂且精细的优化需求，这些需求远远超出了人工设计的处理能力，尤其是在面对庞大的解空间时。因此，白皮书深入剖析了在架构布局与电路设计层面所面临的六项关键挑战：

1.分解与组合难题

在芯粒分解过程中，必须全面考量成本、安全性及系统性能等多重约束条件下的优化问题。当前，芯粒分解方案多依赖于设计人员的经验，这种手工分解方式难以全面覆盖所有潜在的设计空间，因而往往难以达到最优的效益与成本平衡。同样，在当前的芯粒组合实践中，设计人员需基于用户的具体需求与优化目标，从庞大的芯粒库中仔细筛选并搭配出最优的芯粒组合方案。然而，这一过程往往依赖于手动设计，导致集成效率低下，且难以实现深度的优化效果。因此，自动化芯粒组合技术的研究与发展显得尤为重要。

2.芯粒间互连网络

白皮书指出，在片上网络与基板网络的设计架构中，存在三项至关重要的核心技术，即互连拓扑、路由策略以及容错机制。当前，互连拓扑领域正面临一个显著挑战，即通用性与性能之间的平衡问题。在集成芯片的设计中，路由算法的设计必须兼顾多个核心特性，包括拓扑无关性、完全可达性、故障独立性和可扩展性。为了优化系统的容错效能，可以采用能够容忍故障并提供冗余路径的结构布局方式。

3.多芯粒系统的存储架构

在集成芯片系统中，多芯粒的存储架构作为核心组件，对提升访存效能及降低功耗具有显著影响。此架构与传统众核或服务器芯片的存储设计存在诸多共通之处，其核心优化目标聚焦于增强访存效率与缩减目录管理等额外成本。据此，多芯粒系统的存储架构优化策略聚焦于两个核心维度：一是多级存储结构的精细组织与配置，二是存储管理的优化与革新。白皮书明确指出，存储结构的组织模式正经历从传统平面架构向更为高效的垂直架构转型的深刻变革。

4.芯粒互连的接口协议

面向芯粒的接口协议主要分为物理层接口协议与完整的协议栈两大类别。其中，多数物理层接口协议或标准聚焦于引脚定义、电气特性、bump map等基础性特征，旨在确保数据比特流能够实现点对点传输。协议栈则进一步细化了路由策略、数据结构、可靠传输机制、一致性要求以及流量控制等方面的规范，从而能够构建出端到端的可靠数据传输体系。芯粒互联协议应当实现与厂商、架构以及制造工艺的解耦，以确保其具备广泛的兼容性和高度的开放性。这一特性对于满足芯粒异构互联以及跨厂商互联的实际需求至关重要。

5.芯粒间的高速接口电路

芯粒间的高速接口电路涵盖了几类：一是专为2.5D/3D集成工艺设计的有线(Wireline)并行通信接口;二是基于电感耦合原理的无线互连通信接口;三是实现高带宽传输的光电互连接口。据相关白皮书阐述，当前高速接口电路领域仍面临一系列亟需突破的关键挑战，包括但不限于开发能够克服功耗瓶颈的新型电路、研制能够兼容不同信道的可重构收发机、建立自适应的检测与校正机制，以及实现接口电路跨工艺自动化迁移的技术方案等。

6.集成芯片大功率供电电路

当前，单颗高性能芯片的功耗普遍位于百瓦级别，具体实例包括Intel第13代CPU的PL2 TDP高达219W，以及NVIDIA H100 GPU的TDP达到350W。展望未来，当集成芯片扩展至百芯粒规模时，其供电需求将急剧增加至数千瓦乃至万瓦级别。针对此，集成芯片的大功率供电需求迫切要求我们在多级供电架构、电源分配网络以及无源器件集成等多个关键领域进行深入研究。这些研究旨在确保集成芯片的供电稳定性，同时提升供电效率，并进一步减小供电系统的整体体积。
 

集成芯片EDA和多物理仿真

集成芯片对自动化设计方法与EDA工具的新需求

集成芯片的规模显著超出常规单芯片，鉴于此，针对集成芯片的设计工作，需要更多的功能的自动化设计EDA 工具，包括：

•集成芯片的系统规划与分解组合

•芯粒设计

•硅基板(Interposer)和封装设计

•3D 协同优化设计

•系统级验证与多物理场仿真

集成芯片的自动化设计方法与 EDA 工具

芯粒间互连线的电磁场仿真与版图自动化

随着芯粒数量和种类的显著增长，芯粒之间的互连线数量也急剧攀升。由于片上布线与芯粒间布线在基础电学约束方面存在显著差异，因此，现有的针对片上布线的EDA工具在应用于集成芯片的片间布线时面临挑战。2.5D/3D集成工艺中引入的微凸点和TSV结构，其复杂的寄生效应对信号的影响难以通过传统的RLC集总电路模型进行精确评估。

白皮书中认为：

增强电场积分方程方法是一种针对分层互连线结构进行电磁仿真的有效方法。相比有限元，计算速度慢，消耗资源多，需要对整个空间进行网格划分，不适合求解开放空间和时变问题。

芯粒尺度的电—热—力多场耦合仿真

随着电路特征尺寸的持续缩减以及封装系统复杂性的显著提升，(例如集成芯片)技术的快速发展，封装设计领域正面临前所未有的挑战，必须解决在高频、高功率及应力变化等条件下的电磁分布效应、热效应及力学效应问题。鉴于特征尺寸的缩减与功率的增强，温度呈现显著上升趋势，尤其是在热点区域，此现象将不可避免地削弱电子封装的性能及缩短其使用寿命，并可能因电迁移作用而引发金属化失效。此外，大幅的温度梯度与不匹配的热膨胀系数将催生诱导热应力，此类应力有可能引发芯粒的机械故障，具体表现为分层、剥离等现象。鉴于此，需要一种集成了电-热-力多物理场耦合技术的计算机辅助设计方法，以全面且同步地应对电气与热管理方面的挑战。

集成芯片的可测性和测试

集成芯片的可测性和测试技术在提升制造良率、精确定位缺陷位置及增强集成芯片可靠性方面扮演着核心角色。因此，深入探究一系列关键技术，如最大公约芯粒测试集的构建、互连线冗余设计的优化、协议修复机制的完善、可测试性结构的精心设计、全生命周期管理的实施以及有源硅基板测试的精确执行等，显得尤为重要。这些技术的应用，旨在实现缺陷的快速识别、高效替换或修复，进而显著提升集成芯片的制造良率，并有效压缩制造成本。

集成芯片特色制造工艺

RDL/硅基板(INTERPOSER)制造工艺

相较于传统的封装基板(Substrate)级 2D 互联技术，集成芯片工艺融入了铜互连等先进的芯片制造技术，从而催生出了具备新型形态与功能特性的芯粒。其中，最具代表性的元素即为2.5D集成技术中的硅基板(Interposer)。硅基板通过微凸点(Micro-bump)和C4凸点(C4 bump)与上层的芯粒以及底层的封装基板实现电信号的连接。在2.5D集成芯片中，硅基板的面积直接决定了整个集成芯片的面积。

•单芯片制造的最大面积上限由光刻机的光罩尺寸(reticle)决定，如何实现超过3-4个光罩尺寸的硅基板是一项重要的课题

•TSV的深度一般小于硅片的厚度，因此需要将硅基板减薄到100微米以下，大面积硅基板易发生翘曲，甚至断裂

•多次曝光/拼接缝合(stiching)技术、高密度高深宽比的TSV工艺也是硅基板制造中的难题

高密度凸点键合和集成工艺

在集成芯片领域内，互连密度已经实现了从传统百微米级节距向微米级节距的显著提升，并且正迅速向更为精细的亚微米级节距迈进。鉴于大规模芯粒及其封装结构所呈现的高度复杂性、高密度互连特性及超高密度键合要求，其封装设计过程中的缺陷预测与抑制面临显著挑战。因此，深入研究并发展高密度、高可靠性的凸点键合及集成工艺显得尤为迫切。在三维空间内，芯片 / 芯粒间互连可分为三类：

•芯粒表面与外界的垂直互连通道，包括传统的凸点、微凸点和新兴的混合键合互连界面，已逼近10微米的物理极限

•芯粒间水平互连导线，主要指基板或重布线层的导线阵列，向亚微米级节距进行快速微缩

•芯粒内部的垂直通孔结构，即硅通孔，主要实现多层芯粒堆叠中的互连

白皮书认为，混合键合可有效突破 10微米极限，向亚微米级节距进行快速微缩。与凸点键合相比，混合键合具有结构、材料上根本的革新，并带来显著的性能优势：

•采用内嵌式超平表面铜接口，避免了键合对准过程中接口倒塌变形、键合空洞及相应失效风险;

•采用预填充式无机介电层，相比于传统有机底填料，显著提高了热稳定性

但同时，混合键合面临的挑战包括：

•从当前芯片后道工艺(BEoL)大马士革工艺出发，制造适合混合键合的顶部金属-介电层，保证高键合强度

•开发面向混合键合的高精度高洁净度划片技术，保证键合前后芯片边缘无崩边、隐裂

•控制晶圆整体翘曲和表面平整度，实现整片晶圆或芯片的无空洞完整键合

基于半导体精密制造的散热工艺

芯片热管理技术的发展历程可以划分为以下三个关键阶段：逐层散热的方法(可达 200)、芯片→热沉→组件壳体散热( 可达500)、近结点冷却技术( 可达1000)。后两类散热工艺，需要全面考量材料的导热效能、热膨胀行为、电学性能以及加工制造工艺的可行性，以确保流-固-热-力-电之间的兼容性。鉴于芯片内部元件繁多且材料特性各异，常常还需在芯片层面集成微阀、连接管道等组件，这进一步加剧了三维堆叠芯片内部流体与电学连接的复杂性。因此，当前亟需攻克的技术难点包括：近结点微通道设计的优化与强化换热策略、多层异质界面封装集成技术，以及芯粒集成芯片在热-电-力-流协同设计技术。
 

集成芯片面临的挑战与机遇

最后，白皮书总结了集成芯片目前面临的三大科学问题与十大技术难题：

三大科学问题

•芯粒的数学描述和组合优化理论

•大规模芯粒并行架构和设计自动化

•芯粒尺度的热力电多场耦合机制与界面理论

十大技术难题

•芯粒的抽象描述问题

•复杂功能需求分解映射到大规模芯粒的问题

•多芯并行体系结构和互连接口

•万亿晶体管芯片的仿真问题

•芯粒的测试和容错问题

•万瓦功耗芯片散热和供电问题

•大尺寸有源/无源硅基板的架构设计与制造问题

•高速高密度连线的信号完整性问题

•芯粒级热-力-电耦合仿真和工具

•大尺寸芯片的翘曲问题